Программа синтеза описания схем на языках описания аппаратуры HDL с языка функционально-параллельного программирования "Пифагор" | Научно-инновационный портал СФУ

Программа синтеза описания схем на языках описания аппаратуры HDL с языка функционально-параллельного программирования "Пифагор"

Тип публикации: патент

Год издания: 2015

Аннотация: Программа предназначена для реализации синтеза описания схемы для сверхбольших интегральных схем (СБИС) с исходного описания на языке высокого уровня «Пифагор». Исходное описание схемы выполняется на функционально-параллельном языке, результат синтеза выдается на языках Verilog/VHDL. Программа реализует проверку исходного описания на пригодность к синтезу, сборку исходного описания из множества функций, назначение типов данных в исходном описании и синтез выходного описания схемы на языках Verilog/VHDL. Программа может использоваться в составе пакета программ для высокоуровневого синтеза СБИС на основе функционально-параллельного подхода.

Ссылки на полный текст

Вхождение в базы данных

Информация о публикациях загружается с сайта службы поддержки публикационной активности СФУ. Сообщите, если заметили неточности.

Вы можете отметить интересные фрагменты текста, которые будут доступны по уникальной ссылке в адресной строке браузера.