ВЕРИФИКАЦИЯ, ПРИМЕНЯЕМАЯ ПРИ СИНТЕЗЕ СБИС

Перевод названия: CONTROL OF CORRECTNESS OF THE SYNTHESIS OF IP

Тип публикации: доклад, тезисы доклада, статья из сборника материалов конференций

Конференция: Наука и образование: опыт, проблемы, перспективы развития; Красноярск; Красноярск

Год издания: 2017

Ключевые слова: integrated circuits, methods of simulation class class methods verify equivalence, интегральные схемы, методы симуляционного класса, методы класса проверки эквивалентности

Аннотация: Изложены доказательства контроля корректности синтеза интегральных схем.

Ссылки на полный текст

Издание

Журнал: Наука и образование: опыт, проблемы, перспективы развития

Выпуск журнала: Часть II

Номера страниц: 229-231

Издатель: Красноярский государственный аграрный университет

Авторы

Вхождение в базы данных

Информация о публикациях загружается с сайта службы поддержки публикационной активности СФУ. Сообщите, если заметили неточности.

Вы можете отметить интересные фрагменты текста, которые будут доступны по уникальной ссылке в адресной строке браузера.